GUÍA COMPLETA DE LA MEMORIA
REVISIÓN INTEGRAL DE DATOS

Recomendaciones sobre la "paridad artificial"

Con la paridad normal, cuando se escriben 8 bits de datos en DRAM, se escribe al mismo tiempo, el bit de paridad correspondiente. El valor del bit de paridad (ya sea 1 ó 0) se determina en el momento en que el byte se escribe en DRAM, basándose en la cantidad par o impar de unos. Algunos fabricantes utilizan un chip de "paridad artificial" más barato. Este chip simplemente genera un 1 ó 0 en el momento en que los datos se envían al CPU, a fin de ajustarse a los requisitos del controlador de memoria.

Por ejemplo, si la computadora utiliza la paridad impar, el chip de paridad artificial generara un 1 cuando se envíe a la CPU un byte de datos que contenga una cantidad par de unos. Si el byte contiene una cantidad impar de unos, el chip de paridad artificial generara un 0. Lo que sucede en realidad, es que el chip de paridad artificial envía una señal de "OK" en todos los casos. De esta manera, engaña a la computadora que espera el bit de paridad, para que esta crea que se está realizando una verificación por paridad cuando en realidad no es así. La paridad artificial no puede detectar un bit de datos incorrecto.

ECC (Error Correction Code)

El sistema de Código de Corrección de Errores se utiliza principalmente en las PC más avanzadas y en los servidores de archivos. La diferencia más importante entre el ECC y la paridad es que el ECC es capaz de detectar y corregir los errores de un bit. Con ECC, la corrección generalmente se lleva a cabo sin que el propio usuario se de cuenta de que se ha producido un error. Dependiendo del tipo de controlador de memoria utilizado por la computadora, ECC también podrá detectar los errores sumamente raros de dos, tres o cuatro bits de memoria. Sin embargo, aún cuando ECC puede detectar estos errores de múltiples bits, sólo puede corregir los errores de un sólo bit. Si se presenta el caso de un error de múltiples bits, el circuito ECC devuelve un error de paridad.

Mediante el uso de un algoritmo especial (secuencia matemática) y trabajando en conjunto con el controlador de memoria, el circuito ECC anexa los bits ECC a los bits de datos y estos se almacenan juntos en la memoria. Cuando se solicitan datos de la memoria, el controlador de memoria descifra los bits ECC y determina si uno o más bits de datos se encuentran deteriorados. Si hay un error de un sólo bit, el circuito ECC lo corrige y tal como se mencionó, en el caso muy poco probable de un error de múltiples bits, el circuito ECC devuelve un error de paridad.

Clases de SIMMs para configuraciones ECC

En un SIMM de 72 contactos con una especificación de ancho de x39 ó x40, es seguro que el SIMM en cuestión ha sido diseñado exclusivamente para ECC. Sin embargo, algunos PC avanzados y muchos servidores de archivos utilizan pares de SIMM x36 para la verificación de errores ECC. Dos SIMM x36 proveen un total de 72 bits; se emplean 64 bits para los datos y 8 bits para ECC. Esto puede resultar confuso, ya que cuando se utilizan estos mismos módulos x36 en otras configuraciones, son simplemente módulos de paridad. Esto sirve para recalcar que el tipo de verificación de errores (paridad o ECC) depende más del controlador de memoria que del módulo de memoria. El módulo de memoria proporciona los bits pero es el controlador de memoria quien decide cómo se utilizan estos. Generalmente, para poder usar la memoria ECC, su computadora debe incluir un controlador de memoria cuyo diseño aproveche la tecnología ECC.

Existe una nueva tecnología que se llama ECC en SIMM o EOS, la cual ofrece las capacidades ECC en los sistemas diseñados para la verificación por paridad. Hasta ahora, esta tecnología ha sido bastante cara. Además, es probable que sus aplicaciones resulten limitadas, debido al simple hecho de que la mayoría de las personas que desean ECC toman esta decisión antes de comprar la computadora, y de esta manera obtienen el soporte para ECC de una forma más económica que con los módulos EOS.